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1.算法仿真效果
2.算法涉及理论知识概要
2.1QPSK
2.2 帧同步
3.Verilog核心程序
4.开发板使用说明和如何移植不同的开发板
5.完整算法代码文件获得 1.算法仿真效果
本文是之前写的文章
《基于FPGA的QPSK帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可…目录
1.算法仿真效果
2.算法涉及理论知识概要
2.1QPSK
2.2 帧同步
3.Verilog核心程序
4.开发板使用说明和如何移植不同的开发板
5.完整算法代码文件获得 1.算法仿真效果
本文是之前写的文章
《基于FPGA的QPSK帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR》
的硬件测试版本。
在系统在仿真版本基础上增加了ila在线数据采集模块vio在线SNR设置模块数据源模块。
硬件ila测试结果如下完整代码运行后无水印
vio设置SNR6db vio设置SNR15db 硬件测试操作步骤可参考程序配套的操作视频。
2.算法涉及理论知识概要
2.1QPSK QPSK是一种数字调制方式它将两个二进制比特映射到一个符号上使得每个符号代表四种可能的相位状态。因此QPSK调制解调系统可以实现更高的传输速率和更高的频谱效率。基于FPGA的QPSK调制解调系统通常由以下几个模块组成
数据生成模块生成要传输的二进制数据流。
QPSK调制模块将二进制数据流转换为符号序列并将每个符号映射到特定的相位状态。
QPSK解调模块将接收到的符号序列解调为二进制数据流。
QPSK调制模块 QPSK调制模块将二进制数据流转换为符号序列并将每个符号映射到特定的相位状态。QPSK调制使用四个相位状态分别为0度、90度、180度和270度。在QPSK调制中每个符号代表两个比特因此输入二进制数据流的速率必须是符号速率的两倍。 QPSK调制模块通常使用带有正弦和余弦输出的正交调制器I/Q调制器来实现。在I/Q调制器中输入信号被分成两路一路被称为“正交I路”另一路被称为“正交Q路”。每个输入符号被映射到一个特定的正交信号然后通过合成器将两个信号相加形成QPSK调制信号。 QPSK解调模块 QPSK解调模块将接收到的符号序列解调为二进制数据流。解调模块使用相干解调器来实现相干解调器可以将接收到的信号分解成两个正交分量然后将它们与本地正交信号相乘得到原始的QPSK符号。解调器的输出是一个复数需要进行幅值解调和相位解调才能得到原始的二进制数据流。 2.2 帧同步 在数字通信中信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置以便接收端能够正确地解调出每帧中的数据。 设发送的帧结构为帧同步码 信息码元序列 。帧同步码是具有特定规律的码序列用于接收端识别帧的起始。 帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置一旦找到匹配位置就确定了帧的起始位置后续的码元就可以按照帧结构进行正确的划分和处理。
本地同步码的生成 相关运算 判决与同步确定 3.Verilog核心程序
timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2024/11/04 19:54:30
// Design Name:
// Module Name: tops_hdw
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//module tops_hdw(input i_clk,
input i_rst,
output reg [3:0] led
);//产生模拟测试数据
wire signed[1:0]o_msgI;
wire signed[1:0]o_msgQ;
signaler signaler_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits1(o_msgI),
.o_bits2(o_msgQ)
);//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (.clk(i_clk), // input wire clk.probe_out0(o_SNR) // output wire [7 : 0] probe_out0
);wire signed[15:0]o_Ifir;
wire signed[15:0]o_Qfir;
wire signed[15:0]o_Nmod_T;wire signed[31:0]o_rmodc;
wire signed[31:0]o_rmods;
wire signed[31:0]o_rIfir;
wire signed[31:0]o_rQfir;wire [1:0]o_Ibits_data;
wire [1:0]o_Ibits_head;
wire [7:0]o_Ipeak;
wire o_Ien_data;
wire o_Ien_pn;
wire [1:0]o_Qbits_data;
wire [1:0]o_Qbits_head;
wire [7:0]o_Qpeak;
wire o_Qen_data;
wire o_Qen_pn;wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;QPSK_tops uut(
.i_clk (i_clk),
.i_rst (~i_rst),
.i_Ibits (o_msgI),
.i_Qbits (o_msgQ),
.i_SNR (o_SNR),
.o_Ifir (o_Ifir),
.o_Qfir (o_Qfir),
.o_mod_T (),
.o_Nmod_T (o_Nmod_T),.o_rmodc(o_rmodc),
.o_rmods(o_rmods),
.o_rIfir(o_rIfir),
.o_rQfir(o_rQfir),.o_Ibits_data (o_Ibits_data),
.o_Ibits_head (o_Ibits_head),
.o_Ipeak (o_Ipeak),
.o_Ien_data (o_Ien_data),
.o_Ien_pn (o_Ien_pn),
.o_Iframe_start (),
.o_Qbits_data (o_Qbits_data),
.o_Qbits_head (o_Qbits_head),
.o_Qpeak (o_Qpeak),
.o_Qen_data (o_Qen_data),
.o_Qen_pn (o_Qen_pn),
.o_Qframe_start (),.o_error_num (o_error_num),
.o_total_num (o_total_num)
);//ila篇内测试分析模块140
ila_0 ila_u (.clk(i_clk), // input wire clk.probe0({ o_msgI,o_msgQ,o_SNR,o_Ifir[15:6],o_Qfir[15:6],//30o_Nmod_T,o_rIfir[27:12],o_rQfir[27:12],//48o_error_num[15:0],o_total_num[23:0],//40//28o_Ien_pn,o_Ien_data,o_Ipeak,o_Ibits_head,o_Ibits_data,o_Qen_pn,o_Qen_data,o_Qpeak,o_Qbits_head,o_Qbits_data})); endmodule
0sj_057m
4.开发板使用说明和如何移植不同的开发板
注意硬件片内测试是指发射接收均在一个板子内完成因此不需要定时同步模块。
在本课题中使用的开发板是 如果你的开发板和我的不一样可以参考代码包中的程序移植方法进行移植 5.完整算法代码文件获得
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