招标网站免费,常州外贸人才网,海口大禾互联网科技有限公司,地方门户网站建设方案第一章 硬件基础 1、嵌入式微处理器结构 ARM采用哈佛结构#xff0c;是一种RISC体系结构的微处理器。 DSP#xff08;数字信号处理技术#xff09;采用哈佛结构#xff0c;具有专门的硬件乘法器#xff0c;广泛采用流水线操作#xff0c;提供特殊的指令#xff0c;可以用… 第一章 硬件基础 1、嵌入式微处理器结构 ARM采用哈佛结构是一种RISC体系结构的微处理器。 DSP数字信号处理技术采用哈佛结构具有专门的硬件乘法器广泛采用流水线操作提供特殊的指令可以用来快速地实现各种数字信号处理算法。 2、计算机硬件组成 基本的计算机硬件系统组成运算器、控制器、存储器、输入设备和输出设备。 程序计数器PC在程序开始执行前将程序的起始地址送入PC该地址在程序加载到内存时确定因此PC的内容是程序第一条指令的地址。执行指令时CPU自动修改PC的内容以便使其保存的总是将要执行的下一条指令的地址。由于大多数指令都是按顺序执行的修改的过程只是对PC加1。 寄存器组专用寄存器和通用寄存器。运算器和控制器的寄存器是专用寄存器作用是固定的。通用寄存器用途广泛并可由程序员规定其用途其数目因处理器不同而差异。 CPU依据指令周期的不同阶段来区分二进制的指令和数据因为在指令周期的不同阶段指令会命令CPU分别去取指令或者数据。 3、数据的表示 十进制和二进制互转下午题考察 例如十进制数175.71875转换为二进制数。计算步骤分两步。 第一步只看整数位175/287..1 87/243..1 43/221..1 21/210..1 10/25..0 5/22..1 2/21..0 1/20..1 二进制采取余数表示并且顺序是反着的为10101111。 第二部只看小数位0.71875*21.4375 0.4375*20.875 0.875*21.75 0.75*21.5 0.5*21 二进制采取整数表示并且顺序是正着的为10111。 即十进制数175.71875转换为二进制数为10101111.10111。 二进制转换为十进制如下 10101111.101112^72^52^32^22^12^02^-12^-32^-42^-5175.71875 八进制和十进制互换也类似。 八进制和二进制互转、十六进制和二进制互转下午题考察 3个二进制位组成1个八进制位4个二进制位组成1个十六进制位。 例如将二进制数10101111.10111转换为八进制和十六进制。 10101111.10111 010 101 111 . 101 110 257.56 10101111.10111 1010 1111 . 1011 1000 AF.B8 原码、反码、补码和移码 如果机器字长为n则最高位是符号位0正1负。其余的n-1位表示数值的绝对值。 正数的原码和反码、补码相同。 负数的反码是除符号位外n-1位取反。以原码作为参照。 负数的补码是除符号位外反码加1。正负零的补码相同。当符号位为1而数值位全为0时表示整数-2^(n-1)即符号位的1既表示负数也表示数值。 正数、负数的移码是将补码的符号位取反。移码常用来表示浮点数中的阶码。 定点数表示数据时小数点的位置固定不变 定点整数纯整数小数点在最低有效数值位之后。 定点小数纯小数小数点在最高有效数值位之前。 浮点数表示数据时小数点位置不固定 异或同0非1 3、校验码 码距两个码组对应位上数字不同的个数。例如00110和00100码距为112345和13344码距为2Caus和Daun码距为2。 码距越大越利于纠错和检错。 奇偶校验码可以检错但不能纠错编码中加0、1使1的个数为奇数奇校验或偶数偶校验从而使码距变为2。 对于奇偶校验它可以检测代码中奇数位出错的编码但不能发现偶数位出错的情况。 循环冗余校验码CRC编码-可以检错但不能纠错利用生成多项式为k个数据为产生r个校验位来进行编码其编码长度为kr。广泛应用于数据通信领域和磁介质存储系统中。 海明码在数据位之间的特定位置插入k个校验位通过扩大码距来实现检错和纠错。 本质是使用奇偶校验方式校验。海明码需满足关系2^knk1n代表数据位k代表校验位。 4、计算机指令基本信息 计算机指令组成操作码操作数 计算机指令执行过程取指令-分析指令-执行指令 指令寻址方式顺序寻址方式、跳跃寻址方式。 指令操作数寻址方式 5、指令系统CISC和RISC RISCReduced Instruction Set Computer精简指令系统计算机。 CISCComplex Instruction Set Computer复杂指令系统计算机。 RISC编译器的子程序库通常要比CISC的子程序库大得多。 RISC比CISC更加适合VLSI工艺的规整性要求。 CISC系统中的指令可以对主存单元中的数据直接进行处理其执行速度较慢。目前使用的绝大多数计算机都属于CISC类型。 RISC中采用的流水技术超流水线技术、超标量技术、超长指令字技术VLIW。 6、指令流水线处理 RISC的流水线技术 流水线冒险 由于各种原因导致指令流水线执行时阻塞并延期可能出现的问题有执行结果错误或流水线可能会出现停顿从而降低流水线的实际效率和加速比。 流水线周期▲t指令段中执行时间最长的。 流水线总执行时间tt t1 n-1▲t一条指令总执行时间总指令条数-1*流水线周期。 流水线吞吐率n/t单位时间。 流水线加速比不使用流水线执行时间/使用流水线执行时间。 7、中断原理下午题填空 硬中断由硬件产生例如磁盘、网卡、键盘、时钟等。每个设备或设备集都有自己的IRQ中断请求。 软中断是一组静态定义的下半部分接口可以在所有的处理器上同时执行即使两个类型相同也可以。但是一个软中断不会抢占另一个软中断唯一可以抢占软中断的是硬中断。 可屏蔽中断和不可屏蔽中断都属于外部中断是由外部中断源引起的。 8、存储系统 计算机采用分级存储体系的主要目的是解决存储容量、成本和速度之间的矛盾问题。 两级存储映像cache-主存、主存-辅存。 随机存储器访问任意存储单元所用时间相同。 顺序存储器顺序访问如磁带。 直接存储器磁道的寻址随机磁道内寻址顺序。如磁盘。 高速cache控制部分存储器 内容是主存内存的副本拷贝对于程序员来说是透明的。 控制部分判断CPU要访问的数据是否在cache中在则命中不在则依据一定的算法从主存中替换。 主存DRAM CacheSRAM 9、Cache地址映射方法 由硬件自动完成映射。 直接映像块与块固定对应。 全相联映像块与块任意对应。 组组相联映像先分块再分组。块直接映像组全相联映像。 按照Cache地址映像的块冲突概率从高到低排列的是直接映像-组相联映像-全相联映像。 Cache容量越大则命中率越高随着Cache容量的增加其命中率接近100%非线性增长。但增加Cache容量意味着增加Cache的成本和增加Cache的命中时间。 提高Cache命中率的方法主要有选择适当的块容量、提高Cache的容量和提高Cache的相联度等。 CPU与主存之间的数据交互内存会先将数据拷贝到cache中若cache的数据被循环执行则不用每次都去内存中读取数据会加快CPU的工作效率。 10、IO端口的地址编址 I/O独立编址I/O端口编址和存储器编址分开设置相互独立。不占用内存空间、程序清晰、译码电路简单但只能用专门的I/O指令。 存储器统一编址从存储空间划出一部分地址给I/O端口。 大端模式高位数据存低位内存地址。 小端模式高位数据存高位内存地址。 常见的电脑PC机一般采用小端模式。 11、总线 总线事务从请求总线到完成总线使用的操作序列。 它是在一个总线周期中发生的一系列活动。总线完成一次传输分四个阶段总线裁决、寻址阶段、数据传输阶段、结束阶段。 突发Burst是指在相邻的存储单元连续进行数据传输的方式。在进行突发传输时只要指定起始列地址与突发长度内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。这样除了第一笔数据的传输需要若干个周期外其后每个数据只需一个周期即可获得。 突发长度连续传输的周期。 12、性能和可靠性 可靠性指标 平均无故障时间MTTF1/失效率 平均故障修复时间MTTR1/修复率 平均故障间隔时间MTBFMTTFMTTR 系统可用性(MTTF/MTBF)*100% 串并联系统可靠性计算 计算机系统的性能指标 可靠性或可用性计算机系统能正常工作的时间其指标可以是能够持续工作的时间长度例如平均无故障时间也可以是在一段时间内能正常工作的时间所占的百分比。 处理能力或效率 第一类指标是吞吐率系统在单位时间内能处理正常作业的个数 第二类指标是响应时间从系统得到输入到给出输出之间的时间 第三类指标是资源利用率即在给定的时间区间中各种部件包括硬件设备和软件系统被使用的时间与整个事件之比。 计算机硬件性能指标 指令周期取出并执行一条指令的时间。 指令周期 n*总线周期 n*m*时钟周期 MIPS每秒处理的百万级的机器语言指令数。用于衡量标量机性能。 13、嵌入式软件基础 14、嵌入式操作系统 嵌入式实时系统中要求系统在投入运行之前即具有确定性和可预测性。主要特点是及时响应和高可靠性。 硬实时要求在规定的时间内必须完成操作 软实时只要按照任务优先级尽可能快地完成操作即可。 实时指系统必须在给定的死线deadline最后期限内做出响应。 操作系统使用设备管理的方式管理外部设备当驱动程序利用系统调用打开外部设备时通常使用的标识是逻辑设备名。 实时操作系统不采用虚拟内存管理方式而是采用物理内存直接管理方式。 BIT在嵌入式实时系统中用于对故障的检测和定位 上电BIT系统上电时对所有硬件进行自检拥有100%CPU控制权可对全部硬件进行测试。 周期BIT系统运行空闲时周期性对硬件进行检测测试程序必须采取非破坏性测试算法对部分可测部件进行测试。 维护BIT在地面维护状态下对系统硬件的部分或全部进行维护性测试拥有100%CPU控制权可对全部硬件进行测试。 启动BIT 15、任务管理 进程与线程 一个进程至少应该包括相应的程序(代码和数据)、CPU上下文和一组系统资源。 线程间可共享程序的公共数据、全局变量、代码、文件等资源 线程间不可共享独有的资源程序计数器、寄存器和栈 前趋图任务间并行、顺序执行的关系 当一个进程资源图中所有进程都是阻塞结点时即陷入死锁状态。 信号量操作 信号量的值小于0表示没有可用的资源其绝对值表示阻塞队列中等待该资源的进程数。假设系统采用PV操作实现进程同步与互斥若n个进程共享两台打印机那么信号量S的取值范围为-(n-2)~2。两台打印机所以最多等待状态的进程数就是(n-2)如果没有进程申请打印机打印机的信号量就是2。 同步信号量值为可用资源的个数。信号量的值小于0则线程进行等待信号量的值大于0表示值为可用资源的个数。初始值为0。 互斥信号量只有两个值0和1。0表示资源被占用线程等待1表示资源没有被占用线程可以进入。初始值为1。 PS先执行SS-1如果S≥0则继续反之则阻塞该进程并将它插入该信号量的等待队列Q中。 VS先执行SS1如果S0则继续反之则从该信号量的等待队列Q中移出第一个进程使其变为就绪状态并插入就绪队列然后再返回原进程继续执行。 抢占式和非抢占式 非抢占式内核要求每个任务要有自我放弃CPU的所有权非抢占式内核的任务级响应时间取决于最长的任务执行时间 抢占式内核的最高优先级任务何时执行是可知的且应用程序不能直接使用不可重入函数。 死锁 死锁的四个必要条件不可剥夺、互斥、请求与保持和循环等待。 死锁规律单进程所需资源-1*进程个数1 可用资源数。 若一个单处理器的计算机系统中同时存在3个并发进程则同一时刻允许占用处理器的进程数最多为1个。 通信 低级通信如信号量。 高级通信共享内存、消息传递和管道。 16、存储管理 固定分区会产生内部碎片可变分区会产生外部碎片可重定位分区可解决碎片问题。 页式存储管理 物理地址物理块号页内偏移地址 逻辑地址页号页内偏移地址 快表小容量的相联存储器将页表存于cache。 慢表将页表存于内存。 慢表需要访问两次内存才能取出页而快表是访问一次cache和一次内存因此更快。 段式存储管理先分段大小不同后分页固定大小基于可变分区提出。 17、文件系统结构 文件控制块FCB 文件目录也是由文件组成。 文件系统中打开文件open操作的功能是把文件的控制管理信息从辅存读到内存。 索引文件结构 树形目录结构 位示图法对每个物理空间用一位标识1-使用0-空闲形成一张位示图。 18、外存储器 外存储器存放暂时不用的程序和数据并且以文件的形式存储。CPU不能直接访问外存中的程序和数据只能将其以文件为单位调入主存才可访问。 包括磁盘存储器、光盘存储器、固态硬盘。 DVD-RAM和DVD-RW是DVD技术所支持的两种不同的可多次擦除重写的DVD光盘格式。 CD-R指一次性可写刻录CD光盘而CD-RW指可多次擦除重写的CD光盘。 19、输入输出控制 IO设备块设备、字符设备 块设备可寻址例如磁盘、USB闪存、CD-ROM等。字符设备不可寻址例如打印机、网卡、鼠标键盘。 程序控制IO方式无条件传送、程序查询方式。 无条件传送外设总是准备好的它可以无条件地随时接收CPU发来的输出数据也能够无条件地随时向CPU提高需要输入地数据。 程序查询方式通过CPU执行程序来查询外设的状态判断外设是否准备好接收数据或准备好了向CPU输入的数据。 中断 中断响应时间从发出中断请求到开始进入中断处理程序 中断处理时间从中断处理开始到中断处理结束。 多级中断嵌套使用堆栈来保护断电和现场。 当系统与外设交换数据时CPU无需等待也不必去查询I/O设备的设备而是处理其他任务。当I/O设备准备好以后就发出中断请求信号通知CPUCPU接到中断请求信号后保存正在执行程序的现场转入I/O中断服务程序的执行完成与I/O系统的数据交换然后再返回被打断的程序继续执行。与程序控制方式相比中断方式因为无需CPU等待而提高了效率。 系统具有多个中断源时常用中断处理方法多中断信号线法、中断软件查询法、菊花链法、总线仲裁法和中断向量表法等。 DMA方式 在一个总线周期结束后CPU会响应DMA请求开始读取数据 CPU响应程序中断方式请求是在一条指令执行结束时。 在计算机与外设交换数据的过程中无论是无条件传送、程序查询方式传送还是中断传送都需要由CPU通过执行程序来实现这就限制了数据的传送速度。 在内存与IO设备间传送一个数据块的过程中不需要CPU的任何干涉整个系统总线完全交给了DMA控制器DMAC由它控制系统总线完成数据传送只需要CPU在过程开始启动与过程结束时的处理实际操作由DMA硬件直接执行完成CPU在此传送过程中可做别的事情。在DMA传送数据期间CPU不能使用总线。 输入/输出处理机 DMA方式的出现减轻了CPU对I/O操作的控制使得CPU的效率显著提高而输入/输出处理机的出现进一步提高了CPU的效率。 20、计算机体系结构 按处理机数量分类单处理系统、并行处理与多处理系统、分布式处理系统。 按并行程度分类Flynn分类法、冯泽云分类法、Handler分类法、Kuck分类法。 Flynn分类法根据指令流和数据流分类。 单指令流单数据流机器(SISD)。所有的指令都是串行执行并且在某个时钟周期内CPU只能处理一个数据流。早期的计算机都是 SISD 机器。 单指令流多数据流机器(SIMD)。SIMD采用了资源重复的措施开发并行性。现在用的单核计算机基本上都属于SIMD机器。 多指令流单数据流机器(MISD)。在实际情况中MISD 只是作为理论模型出现没有实际应用。 多指令流多数据流机器(MIMD)。最新的多核计算平台就属于MIMD的范畴例如Intel 和 AMD 的双核处理器。 冯泽云分类法按并行度分类。 字串行位串行计算机WSBS、字并行位串行计算机WPBS、字串行位并行计算机WSBP、字并行位并行计算机WPBP。 Handler分类法基于硬件并行程度计算并行度。 处理机级、每个处理机中的算逻单元级、每个算逻单元中的逻辑门电路级。 Kuck分类法根据指令流和执行流分类。 单指令流单执行流机器(SISD)、单指令流多执行流机器(SIMD)、多指令流单执行流机器(MISD)、多指令流多执行流机器(MIMD)。 22、虚设备 系统引入虚拟设备技术主要是为了提高设备的利用率以及使独立设备共享化。 23、Spooling技术外部设备同时联机操作 组成输入井和输出井、输入缓冲区和输出缓冲区、输入进程和输出进程。 为了解决CPU输出数据的速度远远高于打印机的打印速度这一矛盾在操作系统中一般采用该技术。 操作系统的Spooling技术实质是将独占设备转化为共享设备的技术。 24、单缓冲区和双缓冲区 单缓冲区的时间花费 (读入送至处理) (读入送至)*(盘块数-1 ) 双缓冲区的时间花费 (读入送至处理) 读入*(盘块数-1) 25、BSP特点硬件相关性操作系统相关性 26、
