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重庆云端设计网站建设南王科技：美方裁定公司

news 2025/10/25 10:34:48

重庆云端设计网站建设,南王科技：美方裁定公司,长沙广告制作公司,工作网站开发制作Why a system-level approach is essential, and why its so challenging作者#xff1a;Ann MutschlerAnn Mutschler is executive editor at Semiconductor Engineering.将多个裸片或芯粒集成到一个封装中#xff0c;与将它们放在同一硅片上有着很大的区别。在同一硅片上s so challenging作者Ann MutschlerAnn Mutschler is executive editor at Semiconductor Engineering.将多个裸片或芯粒集成到一个封装中与将它们放在同一硅片上有着很大的区别。在同一硅片上它们使用相同的制造工艺开发。随着设计变得更加异构heterogeneous 和分解disaggregated需要在系统环境中对其进行建模、适当的平面规划、验证和调试而不是将其作为独立的组件处理。通常情况下这种设计过程首先需要建立一个始于高层次抽象的系统完整规范specification 。然后将规范specification 拆分成功能模块并分配给各个设计人员以便他们独立的优化设计。最后将所有子系统作为一个整体重新组合、验证和测试。在最简单的设计中只有很少的小芯片和相对简单的互连设计过程类似于具有几个大块的SoC。西门子数字工业软件公司DRC应用和Calibre设计解决方案的营销总监John Ferguson说“不同的团队需要协调形状、面积、引脚位置及其连接等问题。” 对于数字设计而言这种方法将现有的placeroutre技术进行了延伸。但每增加一个芯粒或者互连就会变得更加复杂。最初系统公司推动了转向异构架构他们希望提高特定数据类型的性能同时尽可能地省电。现在芯片制造商正在研究如何将这种功率和性能优化方式扩展到更多的市场同时使这种优化过程简化并且标准化并使其更具成本效益。“目前正在发生根本性的变化芯片正在解构 disruption”Synopsys公司的高级营销总监Shekhar Kapoor说到“以前人们通过把芯片迁移到下一个节点来获得性能和功能的受益。但现在这些受益正在消失成本却在上涨。因此必须考虑‘分解’并从成本的角度来看待异质集成。过去芯片在片内进行功能分块而现在如果你将芯片分割成多个裸片每一个block或裸片就是一个芯粒你可以在下一个设计中重新使用它。Multiple die概念包含了各个方面而chiplet则侧重于它的reuse方面。”“然而要实现这种异构架构需要一种截然不同的芯片设计方式。”Cadence公司Custom IC PCB Group 主任John Park解释道“你需要引入系统级聚合工具的概念以便从单一芯片设计向多芯片设计过渡。你不再是在设计一个单独的芯片而是在设计多个chiplet及其封装方式的组合。”优化Die-to-Die的连接是至关重要的。但也需要考虑到其他芯片和IP以及可能组建的其他系统。“你需要在系统层面而不是芯片层面来验证chiplet A与chiplet B的连接”Park说道“这是系统级设计的转变也是摆脱单片式芯片的第一步。你需要引入一种能够组装和优化系统的工具。这将作为你的golden netlist来进行系统级的LVSlayout versus schematic。这非常关键。如果设计者在一开始方式就错了那他们可能会在流程进行到一半时遇到很多问题。一些最大的挑战和限制涉及到设计中的功率、热、应力和EM-IR等。“如果只是二维设计这些问题就更容易解决”Ferguson 指出“但是随着堆叠或连接chiplets的复杂方式越来越多这些挑战也变得更加困难。我希望我们能够达到每个人都有约束条件、有一些合理的保护来防止问题的地步。但由于连接这些东西的方式有着如此多的不同可能性组合需要确定的这些约束条件就会更加复杂每个堆叠/连接项目都会变得更加复杂和棘手。”另一个需要考虑的因素是multiple-die中的die并一定就是chiplet。“有时候是die有时候是chiplet”Park说直到三年前左右它被称为multi-chip modulesMCM而我们现在所说的multi-die modules。也就是将芯片从它们的封装器件中取出将裸芯片安装在层压板基材上这就是所谓的SiP/MCM模块。这些不会因为我们进入chiplet世界而消失。”智能手机多年来一直采用系统级封装SiP特别是射频和模拟组件。Park指出“这当然是异质集成但我们并不关心它们是在哪个节点上建造的或者是用哪种技术建造的。在过去我们只是没有使用异构集成这个词。”芯粒将是下一个增长阶段。Keysight的应用开发工程师和科学家Matthew Ozalas说“我们希望尝试在芯粒空间里建立一些标准。因为它真的很新而且似乎对未来非常重要 - 不仅在数字领域而且在堆栈内存方面也是如此。”随着无线6G系统的发展芯粒可能是到达该领域的唯一途径。通常情况下它从低级别或数字开始演化因为芯片已经可以用功能块构建。最终前沿总是高频射频微波因此这将是chiplet的领域。原因是高频射频不是一个标准化的设计过程。“如果你看数字芯片这些芯片中有数十亿个晶体管没有人能进行晶体管级别的设计”Ozalas说“因此人们建立这些功能块并将它们很好地整合在一起。例如他们会在数字芯片中建立加法器块并将这些块粘合在一起。他们已经在做这种块状功能/块状水平设计。如果你是数字设计师你并不真正与晶体管一起工作。你唯一真正接触到晶体管的时候是当你遇到可靠性问题时或者当其中一个晶体管出现问题时它吸收了太多电流或变得太热或者导致你的各种闩锁问题。模拟技术紧随其后也有一些功能块。然后当我们进入射频和微波领域时几乎全部都是晶体管。那里的设计人员都在使用晶体管。这是很微妙的事情。虽然我们希望在系统中有一个低噪声放大器但这些元件都是高频的。它们确实是功能块但不是那么标准。如果晶体管拓扑技术发生变化这些元件不会随之缩小。所以一切都需要改变。”他说这就是为什么高频模块最终成为了最后的前沿。“无论你看到哪里这都是事实芯片模块也是如此。如果你正在构建一个芯片模块你可以使用高频电路构建一个功能块。但是将它们组合在一起并让它们完美地工作就更困难了。”成本也是芯片模块越来越考虑的因素。“人们正在为摩尔定律的终结而设计”Cadence的Park说“他们正在从单片的巨大SoC和ASIC转向解构disaggregated 或模块化方法其中这些大型芯片上的IP已经分解为芯片模块。在这里每个芯片模块都可以在最有意义的技术上进行设计。”“在某种程度上简化了设计因为传统的I/O例如PCIe或SerDes仍然可以与最先进的逻辑一起使用。这可能不会改变板子上和晶片上所使用的I/O连接方式”Cadence IP Group的产品营销组主管Wendy Wu说“但对于芯片模块方法设计团队将使用更具新兴性质的Die-to-Die I/O这是非常低功耗的可能在五年前还不存在。”chiplet通常是side by side布局的但它们也可以堆叠在2.5D封装中使用中间层或者堆叠在3D-IC中。Park认为硅中介层silicon interposers将会消失并会向有机中介层organic interposer和interconnect bridges两个方向演进。Extra questions with multiple die Multiple-die的一个重要考虑是共同设计。“当工程团队开始把这些系统组合成装配体时他们不可能知道限制是什么直到他们定义该装配系统是什么。”西门子数字工业软件公司Calibre接口和mPower产品管理高级主管Joseph Davis说“人们现在想做的一件大事是把来自不同制造商的小芯片放在一起。这就成了一个系统问题现在所有的模型和限制都从不同的代工厂跨越出来进入第三方。从知识产权的角度来看这是令人难以置信的挑战。如果你真的想从集成的角度推动你能做的事情的界限你也在你能做的事情周围画了一个框因为现在你必须从一个制造商那里做所有事情。”以如今的复杂程度每个stack 都是独一无二的。“你不能说适用于2.5D的设计就适用于3D”戴维斯指出。“当你开始制造这些东西时你就有了技术兼容性问题。即使在一个代工厂内每次客户说嘿我想做这个stack他们必须解释‘我想把这个芯片和这个芯片放在一起这个芯片要在这里还要一个interposer。’然后晶圆厂必须与参与其中的EDA供应商合作提供所有配套的材料。你不能只是拿着标准的PDK然后在它们周围放上一些 baling wire 。”Synopsys的Kapoor认为第一个挑战是产品规格spec 的定义。“例如这可能是你的下一个移动设计或下一个数据服务器设计。所以现在你必须打破它。你如何打破它呢从系统功能的角度来看哪些部分是由硬件处理的哪一部分是由软件处理的对于一些客户来说这很容易。这只是一个存储和逻辑的权衡问题。但是当你把逻辑分割开来的时候就会使问题大大复杂化。它分成了很多部分。关键部分是什么GPU、CPU和I/O。你如何把它们放到理想的package中你要使用什么互连结构这有助于你满足某些约束和规范这些决定过去很简单可以在PowerPoint或Excel或Visio中完成。”现在为了探索的目的需要有更复杂的工具。“这些工具必须更加复杂以便在前面带来一些分析”Kapoor 说“散热问题Thermal是一个典型的例子。设计团队过去从未考虑过散热除非他们在做PCB封装设计或系统设计。现在这些都需要在设计早期考虑。所以他们必须在做早期架构设计时开始考虑热能作为一种约束条件。一旦你决定了如何拆分设计那么从封装和连接的角度来看什么是最好的和最经济的配置你还能满足你的PPA吗PPA总是要存在的而现在你被分割到了整个芯片上。你又该如何权衡呢”Enabling chiplets在过去五年左右的时间里衍生derivative 设计变得更具挑战性。“你掌握一种核心技术然后有一个较长的那种跨越式发展西门子的Davis说。然后下一个将是一项新技术然后我们再加倍。所以行业开始说等一下我是不是可以做一个芯粒然后把两个或四个或八个它放在一个基板上而不必重新做一个新的流片tape-out这样是否可以’这都是在组装层面而不是硅层面所以这非常有吸引力。”有吸引力确实。简单一点也不这个方法确实有吸引力但并不简单。对于初创公司或中等规模的公司来说这种方法可能会让人望而却步。“对于单个芯片有许多不同的集成商可以处理这种封装模式和集成并与代工厂合作。但是如果你现在要做一个定制的集合collection能够胜任的人会非常有限。你可能需要考虑将这项工作内部化并验证你的功能因为现在有更多的东西需要在系统验证中完成。从系统的角度来看可靠性验证变得非常困难而且制造和采购决策也更加复杂。你的制造决策可能意味着需要雇用五个人而不是一个。这在很大程度上是一项开创性bootstrap 的事情。而且值得一提的是全国可能只有五个人有这方面的经验嗯而且他们可能只有三年的经验。”在芯片的预计寿命内确保可靠性变得更加具有挑战性。Kapoor指出“因为你分割了芯片你现在有更多的互连和接口其中任何一个都可能出现故障都会成为安全问题的入口。”虽然KGD已知好芯片已经被广泛讨论但如何真正引入监控部分以及如何确保它在整个流程中都是可观察、可优化和可测试的这些都是新的挑战。此外工程团队如何有效地完成所有这些工作如果说单芯片设计是困难的那么多芯片系统则引出了对新模式和标准化的需求。“传统的芯片工作方式是采用一个基于buffer的die-to-die通信边界用于驱动和接收信号处理SD和测试等”Cadence的Park说“但现在它们buffer变得更小了因为我们没有大电容负载一路通到电路板上。这意味着你要进行寄存器到寄存器之间的时序分析等并通过混合键hybrid bond在两个不同器件之间传递信号。在多芯片设计中您需要验证协议完整性compliance这可能基于AIB、UCIe、BoW或其他标准。现在有许多新兴的芯片标准您还要验证这些标准的信号完整性。您基本上是通过一些具有正确信号行为的互连通道来验证收发器的工作而且在该接口上没有太多的抖动或噪音。这使得信号完整性成为一个系统级问题这个行业已经做了40多年了。”问题在于芯片设计者并不一定知道如何实现这一点。“数字芯片设计者只关心时序分析而对于理解信号完整性的挑战和重要性则关注较少。由于所有这些原因多芯片设计包括3D异质集成需要被视为一个系统而不是一个单独的芯片。”
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