网站推广公司汉狮网络,江干区网站建设,沈阳网站制作方法,天河建网站公司Xilinx DCI技术 DCI技术概述Xilinx DCI技术实际使用某些Bank特殊DCI要求 DCI级联技术DCI端接方式阻抗控制驱动器#xff08;源端接#xff09;半阻抗控制阻抗驱动器#xff08;源端接#xff09;分体式DCI#xff08;戴维宁等效端接到VCCO/2#xff09;DCI和三态DCI… Xilinx DCI技术 DCI技术概述Xilinx DCI技术实际使用某些Bank特殊DCI要求 DCI级联技术DCI端接方式阻抗控制驱动器源端接半阻抗控制阻抗驱动器源端接分体式DCI戴维宁等效端接到VCCO/2DCI和三态DCIT_DCI Vivado设置DCI与内部参考电压DCI与内部参考电压创建DCI_CASCADE约束创建INTERNAL_VREF约束 DCI技术概述
随着FPGA容量越来越大系统时钟速度越来越快PC电路板设计和制造更加困难。随着更快的信号边沿速率保持信号完整性成为关键问题。PC电路板必须恰当的端接避免反射和振铃。如下图为信号过冲波形。 为了端接PCB走线附加的电阻需要添加到接收器或者驱动器以匹配走线阻抗。然而随着随着器件I/O数量增加附加的电阻会增加电路板面积和组件数量在某些情况下增加电路板尺寸是不可能的。为了解决此问题达到更好的信号完整性Xilinx开发了数字阻抗控制DCIDigitally Controlled Impedance技术。包括两个功能
控制驱动器的输出阻抗为驱动器或发送器添加一个并行端接在传输线上得到精确的特征阻抗匹配以提高信号完整性。
基于I/O标准DCI可以控制输出驱动阻抗或者添加一个并行端接在驱动器或者接收器最终的目标都是精确匹配传输线阻抗保证信号传输完整性。DCI主动调整I/O内部的阻抗以校准VRN和VRP引脚上的外部精密参考电阻。它可以补偿因逻辑处理、温度和电压变化而引起的I/O阻抗变化。
对于可控阻抗驱动器的I/O标准DCI控制驱动器阻抗匹配两个参考电阻或者对于某些标准匹配一半这些参考电阻的值。
对于使用可控并行端接I/O标准DCI为驱动器和接收器提供并行端接。这消除了电路板上端接电阻较小了PCB布线的难度和器件数量并且改善信号完整性。DCI特性只能在HP bank中应用HR bank不具有该特性。
HR bank虽然没有DCI功能但也支持内部的阻抗匹配也称为IN_TERM。它和DCI差异可以总结为不支持自动校正和补偿只是固定40欧、50欧和60欧通过约束方式来调整。当然这里我们需要选择支持IN_TERM的电气标准。 NET pad_net_nameIN_TERM“UNTUNED_SPLIT_50”
Xilinx DCI技术实际使用
在每个bank中DCI使用两个多功能参考管脚控制驱动器阻抗或者并行端接值。N参考管脚VRN必须通过参考电阻上拉到VCCOP参考管脚VRP必须通过另外一个参考电阻下拉到GND。每个参考电阻的值等于电路板走线特性阻抗或者2倍于特征阻抗值。
在设计中实现DCI
分配DCI I/O标准到HP bank将VRN多功能管脚通过精确电阻上拉到该bank的VCCO电源轨将VRP多功能管脚通过精确电阻下拉到GND
下面的部分内容将讨论如何决定不同I/O标准的VRN和VRP管脚的精确电阻值。同一个bank内的所有DCI标准共享相同的外部精确电阻。如果在相同的I/O bank列中几个I/O bank使用DCI并且这几个bank使用相同的VRN/VRP电阻值则内部VRN/VRP节点可以级联此时这同一列中的所有 I/O bank要求的精确电阻只需要一对管脚连接无需每个I/O bank都要连接精确电阻。这种特性称为DCI级联。该部分也会描述如何判定I/O bank位于相同的I/O bank列中。如果DCI I/O标准在该bank中使用则该bank可以作为普通I/O使用。
DCI通过选择打开或关闭I/O内部的晶体管调整I/O阻抗该阻抗匹配外部参考电阻。该调整发生在器件启动时。默认情况下DONE管脚不会拉高直到第一部分阻抗调整完毕。DCI校准可以通过例化DCIRESET原句实现复位。
DCI配置输出驱动器有以下两种类型
控制阻抗驱动器源端接使用半阻抗控制阻抗驱动器源端接
对于支持并行端接的I/O标准DCI产生一个戴维宁等效或者分割阻抗到VCCO/2。
某些Bank特殊DCI要求
如果用户将任何bank14或者15任何器件或者bank1112171820和21SSI技术器件的I/O标准设计为DCI I/O则DCIRESET原句应该包含在设计中。这种情况下设计应该产生RST复位脉冲给DCIRESET原句直到该原句产生LOCKED信号后才可以将这些管脚作为DCI标准 I/O使用。这是因为这些类型的bank I/O在器件正常初始化时没有进行初始化DCI校准功能。
DCI级联技术
使用DCI I/O标准的7系列FPGA HP I/O Bank可以选择从另一个HP I/O Bank导出DCI阻抗值。如图所示。内部分配的数控总线通过bank控制每个I/O的阻抗。下图为单个bank内的DCI使用。 使用DCI级联一个I/O bank主bank必须将VRN/VRP管脚连接到外部参考电阻。其他和主bank在同一列的I/O bankSlave banks可以使用DCI标准并且阻抗值和主bank阻抗相同。这些从bank无需将VRN/VRP管脚连接外部电阻级联的DCI阻抗控制来自I/O主bank。下图显示了多个I/O bank实现DCI级联其中B bank为主bankA和C为从bank。 使用DCI级联时推荐遵循以下指导
DCI级联只能用于同一列中的HP I/O banksDCI级联不能跨过器件边界特别大容量器件如Virtex-7器件主、从bank必须具有相同的VCCO和VREF电压同一HP I/O列中的I/O bank不使用DCI标准的banks不用遵循VCCO和VREF电压所有主、从bank都必须满足DCI I/O bank兼容性规则Xilinx推荐未使用的bank应该供电因为不使用的I/O bank的VCCO不供电会降低这些管脚的ESD管脚保护等级。如果bank未供电级联的DCI任然可以通过未供电的bank。
DCI端接方式
下图为DDR3 VRP和VRN的连接和阻值 下图为SSTL18_I和SSTL18_II两种电气标准的DCI应用对比
阻抗控制驱动器源端接
为了优化高速或者高性能应用信号完整性驱动器必须有输出阻抗以匹配传输线特征阻抗否则由于阻抗不连续将会引起信号反射。为了解决此问题设计者有时需要在高驱动低阻抗驱动器放置外部串行端接电阻。该电阻的阻值和驱动器输出阻抗之和应该和传输线阻抗相等。
DCI I/O标准支持LVDCI_15/LVDCI_18/HSLVDCI_15/HSLVDCI_18/HSUL_12_DCI/DIFF_HSUL_12_DCI。
下图举例了控制阻抗驱动器DCI驱动器。
半阻抗控制阻抗驱动器源端接
该端接方式支持LVDCI_DV2_15和LVDCI_DV2_18电平标准。下图举例了这种端接方式驱动器半阻抗DCI驱动器其中R等于2×Z0Z0为传输线阻抗。
分体式DCI戴维宁等效端接到VCCO/2
一些I/O标准例如HSTL和SSTL要求输入端接电阻R上拉到VTT电压即VCCO/2电压如下图所示输入端接到VCCO/2未使用DCI。 上图为等效的戴维宁并行端接为了满足图中要求通常将VRN/VRP管脚连接100Ω精密电阻支持DCI分立端接的标准如下图所示所有支持分立端接的DCI I/O标准。 Xilinx 7系列器件分立端接DCI举例如下图所示。输入端接DCI控制外部VRN/VRP电阻 2R。
DCI和三态DCIT_DCI
I类SSTL和HSTL I/O标准只支持单向信号它们要么只能作为输入或者只能作为输出不支持双向。I类SSTL和HSTL I/O只支持输入分立端接DCI。II类SSTL和HSTL或者SSTLII和HSTLII支持单向和双向信号该标准信号支持输入、输出、双向管脚分立端接DCI。使用DCI分离端接外接电阻VRN/VRP 2R如下图所示。 当使用分立端接驱动时DCI只控制端接阻抗不控制驱动器。T_DCI只用于双向I/O管脚。对于单向输入管脚可以使用DCI版本标准对于单向输出管脚non-DCI和DCI版本表均可分配。支持分离端接DCI I/O标准如下图所示支持分离端接DCI I/O标准。 支持分立T_DCI I/O标准如下图所示。注意T_DCI标准只能用于双向管脚。
Vivado设置DCI与内部参考电压
DCI与内部参考电压
带有差分输入缓冲区的单端I/O需要一个参考电压Vref可以使用专用的Vref管脚为每个I/O bank提供参考电压。另外也可以使用INTERNAL_VREF约束来生成内部参考电压这样PCB上就不需要为Vref提供电源线也可以释放Vref管脚作为通用I/O使用。每个bank都可以设置一个可选的内部参考电压。
ug471和ug571分别介绍了7系列和UltraScale系列中DCI和INTERNAL_VREF的详细信息。下文介绍在Vivado中设置与之相关的DCI_CASCADE和INTERNAL_VREF属性。
创建DCI_CASCADE约束
DCI_CASCADE约束可以将多个相邻的I/O bank级联在一起共享DCI参考电压。其中包含DCI参考电压的称作主bank级联的其它I/O bank称作从bank。每个级联链都必须有一个主bank和至少一个从bank。
在Device Constraints窗口中选择DCI Cascade Unused文件夹中显示了未添加到DCI级联链中的I/O bank选择需要添加的所有bank右键-Add DCI Cascade创建级联链弹出如下窗口 选择主bank点击OK则创建好级联链显示在窗口中 或者直接将某一bank拖动到另一bank上也可以完成相应操作。设置DCI_CASCADE约束对应的XDC命令如下
set_property DCI_CASCADE {33} [get_iobanks 34]get_iobanks选择的为主bank{}中的是添加到级联链中的从bank以空白为间隔。上述创建的约束需要点击保存如果设计已经有了XDC约束文件约束命令会添加到文件末尾。
创建INTERNAL_VREF约束
使用INTERNAL_VREF约束可以生成FPGA的内部参考电压。这样就不需要在PCB上提供Vref电源线且可以释放Vref管脚作为通用I/O使用。
在Device Constraints窗口中选择“Internal VREF”列出了该芯片支持的内部参考电压NONE文件夹中的I/O bank表示没有设置INTERNAL_VREF约束。 创建INTERNAL_VREF约束只需要将I/O bank拖到对应参考电压的文件夹中即可拖到NONE中表示撤销参考电压设置。该设置对应着约束命令需要保存到XDC约束文件中示例如下
set_property INTERNAL_VREF 0.75 [get_iobanks 14]
set_property INTERNAL_VREF 0.675 [get_iobanks 15]参考 Vivado使用技巧12设置DCI与内部参考电压 Xilinx 7系列FPGA架构之SelectIO结构一
